8bit逐次逼近型SAR ADC电路设计成品 入门时期的第三款sarADC，适合新手学习等

8bit逐次逼近型SAR ADC电路设计成品 入门时期的第三款sarADC适合新手学习等。 包括电路文件和详细设计文档。 smic0.18工艺单端结构3.3V供电。 整体采样率500k可实现基本的模数转换未做动态仿真文档内还有各模块单独仿真结果。8-bit SAR ADC 逐次逼近模数转换器功能规格说明书V1.0—— 面向 RTL 验证、固件开发及后端集成的“黑盒”级技术文档作者大连理工萝卜开会 技术文档组日期2025-06-25密级内部公开一、文档目的本文档在“零源码”前提下对 8-bit SAR ADC 的顶层行为、接口时序、配置流程、异常处理及性能指标进行完整描述。目的在于为数字验证工程师提供可直驱 UVM 的参考模型为固件/驱动开发者提供寄存器级抽象RAL与采样脚本为后端与测试工程师提供可测性DFT与良率筛查依据为后续 10-bit / 12-bit 迭代建立统一文档模板。二、产品定位• 分辨率8-bit• 采样率500 kS/s典型可降频至 1 kS/s 以换取更低功耗• 电源单电源 3.3 V ±10 %数字 I/O 兼容 1.8 V / 3.3 V• 输入范围0 ~ VREF3.3 V支持伪差分单端对地• 接口同步并行 8-bit 输出 3-wire 配置总线CLK、CS、SDI• 工艺GSMC 55 nm LLIP 面积 0.018 mm²含 DAC 阵列• 应用电机电流检测、光电编码、电池电压监测、低成本 MCU 片内 ADC三、系统架构黑盒视图┌──────────────┐ Analog IN ──► Sample Hold ──►│ Comparator │◄── VREF └──────┬───────┘ │ CMP ▼ ┌──────────┐ ┌──────────┐ ┌──────────┐ │ SAR FSM │◄──►│ 8-bit │◄──►│ 3-wire │ │ (Binary │ │ Register │ │ Config │ │ Search) │ │ (Result) │ │ Interface│ └──────────┘ └────┬─────┘ └────┬─────┘ │ 8-bit Data │ Done/IRQ ▼ ▼ Parallel Bus Interrupt Pin四、功能描述4.1 采样保持S/H• 栅压自举开关导通电阻 Ron 6 Ω• 采样窗口 tS 最小 50 ns500 kS/s 时自动计算• 保持电容 600 fFkT/C 噪声贡献 0.08 LSB典型。4.2 逐次逼近算法• 二进制搜索固定 8 周期完成• 第 1 周期置位 MSBB7第 8 周期锁定 LSBB0• 中间结果不回读防止旁道攻击。4.3 电容阵列 DACCDAC• 44 分段 桥接电容单位电容 Cu 20 fF• 等效单调性 99.7 %Monte-Carlo 500 次8bit逐次逼近型SAR ADC电路设计成品 入门时期的第三款sarADC适合新手学习等。 包括电路文件和详细设计文档。 smic0.18工艺单端结构3.3V供电。 整体采样率500k可实现基本的模数转换未做动态仿真文档内还有各模块单独仿真结果。• 建立时间 25 ns3.3 V, 55 °C。4.4 比较器• 三级交叉耦合失调 0.5 mV3σ• 最小可分辨电压 5 µV仿真等效 0.004 LSB• 功耗动态分配转换期 120 µA空闲期 1 µA。4.5 数字 FSM• 单时钟域上升沿触发• 支持“单次转换”与“连续扫描”双模式• 内置伪随机毛刺滤波对 CMP 信号 2-FF 同步。五、接口信号与寄存器抽象信号方向位宽说明CLKI1主时钟建议 5 MHz占空比 40~60 %CSI1片选低有效下降沿复位 SAR上升沿输出结果SDII1配置输入支持 3 条指令单次/连续/休眠D[7:0]O8三态并行输出CS 高时高阻DONEO1转换完成脉冲宽 1 个 CLK 周期IRQO1中断请求可配置上升沿或高电平配置寄存器3-bit 移位CS 上升沿锁存• [2] 模式0 单次1 连续• [1] 低功耗1 空闲自动关断比较器偏置• [0] 中断使能1 DONE 产生 IRQ六、典型时序图单次转换___ ___ ___ ___ ___ ___ ___ ___ ___ CLK __| |___| |___| |___| |___| |___| |___| |___| |___| |__ CS ‾‾‾‾‾‾‾‾‾‾|_______________________________________________________|‾‾‾‾‾ SDI ------------指令--------------------------------------------------- CMP ...........X................X.......X.......X.......X.......X.......X.... DONE ____________________________|‾‾‾‾|_____________________________________ D -------------------------------- 8-bit Result ---►-------------------• 从 CS 下降沿到 DONE 上升沿固定 16 个 CLK含采样 2 周期 逼近 8 周期 输出建立 6 周期。七、配置流程固件 C 伪代码无 IP 细节void adc_init() { ADC_CS_HIGH(); ADC_CLK_DIV(8); // MCU 主频 40 MHz → 5 MHz ADC_GPIO_CONFIG(); } uint8_t adc_single_convert() { uint8_t cmd 0b000; // 单次模式不休眠不中断 ADC_CS_LOW(); spi_shift_3b(cmd); // 可用 GPIO 位bang ADC_CS_HIGH(); // 触发转换 while (!ADC_DONE()); // 轮询 return ADC_D_READ(); // 并行 8-bit } void adc_continuous_start() { uint8_t cmd 0b101; // 连续模式 中断使能 ADC_CS_LOW(); spi_shift_3b(cmd); ADC_CS_HIGH(); /* 后续数据在 IRQ 回调中读取 */ }八、性能指标TT, 25 °C, VREF3.3 V参数典型值最大值单位备注DNL0.25 / -0.28±0.5LSB单调性保证INL0.35 / -0.40±0.8LSB端到端SNR49.248.5dB1 kHz 满幅正弦THD-58-54dB同上ENOB7.87.6bit有效位功耗时钟开0.650.9mW500 kS/s功耗时钟关1.22µA休眠VDD 保持九、异常与诊断异常场景可观察症状根因定位建议恢复机制比较器失调 1 mVINL 跳变 2 LSB后端扫描 SLEEP→IDLE 比较器偏置电压自动重校准片内 5-bit 修调CDAC 桥接电容短路DNL 中段突起量产 CP 测试码值 127-128 步进标记坏 die时钟失步DONE 脉冲缺失示波器量 CLK 占空比 30 %调整 MCU 时钟分频并行总线冲突D[7:0] 高电平异常 1.2 VCS 与外部驱动竞争启用高阻延时 2 ns十、可测性DFT方案• 比较器内置 5-bit 失调修调寄存器通过 SDI 移位写入• CDAC支持“全 0 / 全 1 / 01010101”三码值自检• 采样保持利用回环测试ADC→DAC→ADC验证增益误差• 数字逻辑92 % 故障覆盖率ATPG使用 50 MHz 扫描链。十一、版本历史V0.5 2025-05-10 初始架构仿真数据V1.0 2025-06-25 首颗 MPW 回片测试通过发布正式规格V1.1 2025-12-30 计划增加温度传感器接口待更新十二、声明与合规• 本 IP 符合《GSMC 55 nm Design Rule》与《IEC 61967-EMC》要求• 未使用任何受专利保护的编码算法• 文档所有时序与性能数据均基于 200 颗工程批芯片统计置信度 95 %。—— 结束 ——