CTC21108 PHY芯片

目录一、概述二、引脚1、MDI2、MAC SerDes接口1、QSGMII1. 核心定义与目的2. 工作原理3. 在 CTC21108 中的具体应用2、引脚分组3、设计1.差分阻抗2.添加AC耦合电容3、串行LED接口4、SYNCE接口5、MII管理接口引脚功能详解如何设计电路6、配置接口地址配置部分A. 针对 EN_PHY (引脚 70) 的设计B. 针对 CHIP_MODE[2:0] (引脚 68, 67, 66) 的设计Chip Mode芯片工作模式Copper铜缆接口7、中断和复位INTERRUPT 引脚 788、其他一、概述1. 核心概览CTC21108亦称Mars.8P集成了八路独立的10/100/1000M以太网收发器PHY。它支持在5类UTP线缆上实现1000Base-T、100Base-TX和10Base-T的所有物理层功能1000Base-T半双工除外并能在3类或4类线缆上实现10Base-T。芯片集成了PCS、PMA和PMD子层以及内部混合器允许使用低成本的1:1变压器模块。2. 关键特性与功能高密度接口与灵活配置芯片支持多种应用模式旨在减少PCB布线复杂度。每四个PHY端口可聚合通过一路QSGMII接口与上游MAC连接同时也支持SGMII接口。具体模式包括QSGMII x2 Copper x8QSGMII x1 SGMII x1 Copper x5QSGMII x1 Copper x3 Combo x1铜缆/光纤复合口SGMII x2 Copper x2SGMII x1 Combo x1物理层功能发送与接收完整支持千兆、百兆、十兆以太网数据的编码、解码、均衡、时钟恢复等功能。X-Range在100Mbps模式下支持扩展传输距离至400米。自动协商与线缆诊断遵循IEEE 802.3自动协商速率与双工模式。支持线缆状态诊断和快速链路故障指示。自动校正支持自动检测和校正线对互换、线对偏移及极性反转。能效与管理功能节能以太网支持IEEE 802.3az EEE在低链路利用率时进入低功耗空闲模式以节能。链路断开省电当链路断开且一段时间内无信号时芯片可进入睡眠模式定期检测链路状态。管理接口提供标准的MDC/MDIO管理接口用于访问控制与状态寄存器。高可靠性与时序特性同步以太网支持Sync-E可从任意SerDes或铜缆PHY恢复时钟并输出同步时钟。中断功能提供一个中断输出引脚用于向外部CPU通知PHY状态变化。环回测试支持数字环回、外部环回和远程环回便于系统调试与测试。其他特性支持串行LED接口用于驱动端口状态指示灯。支持SerDes接口的PRBS等多种测试模式。采用LQFP-128封装工作温度分商业级0℃~70℃和工业级-40℃~85℃两种规格。3. 目标应用该芯片主要面向高密度交换机以及需要QSGMII MAC连接的应用场景。4. 电源与封装需要3.3V和1.2V两种外部电源。采用LQFP-128封装并提供了详细的功耗数据典型与最大值、热特性参数、机械尺寸及上电时序要求。二、引脚1、MDI表格中的引脚名称遵循典型的以太网PHY芯片命名规范P0: 通常代表“端口0”。这表明这组引脚属于同一个以太网端口。MDI: 是“介质相关接口”的缩写。这是IEEE 802.3标准中定义的、连接PHY芯片与介质如双绞线的接口。A, B, C, D: 在千兆以太网1000Base-T中需要同时使用4对双绞线进行全双工通信。这里的A、B、C、D分别对应这四对差分信号线。P与N: 表示每一对信号都是一个差分对其中“P”代表同相正端“N”代表反相负端。例如P0MDIAP和P0MDIAN构成端口0的第一对差分信号功能标注 “AIO” 的含义“AIO” 在此上下文中通常代表“模拟输入/输出”。模拟因为MDI接口上传送的是经过调制的模拟信号而不是数字逻辑电平。输入/输出这些引脚在发送数据时是输出在接收数据时是输入。千兆以太网可以在四对线上同时进行双向传输。2、MAC SerDes接口1、QSGMIIQSGMII 是Quad (四路) Serial Gigabit Media Independent Interface四串行千兆媒体独立接口​ 的缩写。在 CTC21108 芯片的语境中它是一个关键的高速串行接口其核心功能、原理和优势如下1. 核心定义与目的QSGMII 是一种物理层PHY与数据链路层MAC/交换芯片之间的接口标准。它的主要目的是将四个独立的千兆以太网数据通道时分复用到一对高速的串行差分信号线对上以大幅减少芯片间互连所需的引脚数量和PCB走线。2. 工作原理复用在发送方向QSGMII 控制器将来自四个千兆以太网端口的发送数据流按时间片交错合并形成一个单一的、速率更高的串行数据流通常为5 Gbps通过一对差分线TXP/TXN发送出去。解复用在接收方向它将从一对差分线RXP/RXN收到的5Gbps高速串行流重新分离解复用为四个独立的千兆数据流分发给对应的四个端口。3. 在 CTC21108 中的具体应用如文档中“引脚分布”章节的表3-3 MAC SerDes接口​ 和“功能描述”章节的4.1 应用模式​ 所示CTC21108 芯片集成了两个​ QSGMII 接口S0 和 S1每个 QSGMII 接口包含一对接收差分对和一对发送差分对负责聚合四个千兆以太网铜缆CopperPHY端口的数据。例如在“QSGMIIx2Copperx8”​ 模式图4-1下QSGMII 接口S0​ 聚合了Port 0, 1, 2, 3​ 的数据。QSGMII 接口S1​ 聚合了Port 4, 5, 6, 7​ 的数据。这样仅用4对高速串行线两个QSGMII接口就实现了8个千兆以太网端口与上游交换芯片的连接替代了原本可能需要8对SGMII接口16对线的方案。2、引脚分组接收端 (RX):S0RXP/N和S1RXP/N引脚类型:AO (输出)描述: 对于CTC21108 PHY芯片而言这是数据输出端。芯片将处理好的网络数据通过这组高速串行差分对发送给上游的MAC/交换芯片。发送端 (TX):S0TXP/N和S1TXP/N引脚类型:AI (输入)描述: 对于CTC21108 PHY芯片而言这是数据输入端。芯片通过这组高速串行差分对接收来自上游MAC/交换芯片的数据。3、设计1.差分阻抗由于引脚内部已集成100Ω差分终端电阻在PCB上不需要也不应该再在信号线上串联或并联额外的电阻。外部端接网络会破坏阻抗匹配导致信号反射。设计重点应转移到确保PCB走线特性阻抗为100Ω差分阻抗。这通常需要使用控制阻抗的叠层设计和计算走线应为差分对形式等长、等距、紧密耦合。2.添加AC耦合电容高速串行链路通常需要AC耦合以隔离两端设备的直流偏置电压。操作方法在信号路径上通常在靠近接收端的位置串联放置0.1uF100nF​ 的电容。通常每个差分对需要两颗电容分别放在P和N线上。应在S0TXP/N和S1TXP/N端加0.1uF电容。3、串行LED接口功能一PHY硬件地址配置引脚PHYADDR[4:3]目的当系统中有多个PHY芯片例如多块网卡或多个交换机端口时需要通过一个共享的MDC/MDIO管理总线来分别配置和查询它们。每个PHY必须有一个唯一的“身份证号”即PHY地址。工作原理芯片上电时会采样这些引脚的电平高或低并将其锁定为自身硬件地址的一部分。PHYADDR4和PHYADDR3通常与芯片其他类似引脚如PHYADDR[2:0]共同组成一个5位的地址。操作通过外接上拉电阻到VCC通常3.3V或下拉电阻到GND来固定其电平从而设置地址位。2. 功能二串行LED控制引脚LEDCK, LEDDA目的为了节省控制LED状态指示灯的GPIO数量许多PHY芯片集成了专用的串行LED接口可以驱动多个LED并显示复杂的链路状态如速度、活动、故障等。工作原理LEDCK (串行LED时钟输出)由PHY芯片产生为串行数据提供同步时钟。LEDDA (串行LED数据输出)由PHY芯片输出是一个串行数据流每一位或每一个数据帧对应一个LED的状态。操作这两个引脚直接连接到外部的LED驱动芯片如移位寄存器、恒流LED驱动器的时钟和数据输入端由驱动芯片来最终点亮或熄灭物理LED。场景一您需要为PHY设置硬件地址在多PHY系统中确定地址规划好系统中所有PHY的地址确保唯一。配置电路如果该地址位需要设为1高电平则在引脚外部连接一个上拉电阻例如4.7kΩ ~ 10kΩ到I/O电源如3.3V。如果该地址位需要设为0低电平则可以将其悬空或不连接因为引脚内部已有下拉PD电阻会将其拉低。为了增强抗干扰能力也可以选择在外部连接一个下拉电阻例如10kΩ到GND。禁用LED功能如果此模式下不使用串行LED则需要在PHY的配置寄存器中将串行LED接口功能禁用。具体操作需查阅数据手册的寄存器章节。场景二您需要使用串行LED驱动功能选择驱动芯片选取一款合适的串行LED驱动IC如TI的TLC592x NXP的PCA9633等。连接电路将CTC21108的LEDCK(引脚99) 连接到驱动芯片的时钟输入(CLK)​ 端。将CTC21108的LEDDA(引脚100) 连接到驱动芯片的数据输入(DIN/SDI)​ 端。在驱动芯片的输出端连接LED和限流电阻。固定地址模式由于此时引脚被用于输出LED信号不能再作为地址输入引脚。必须通过硬件连接固定其地址值。推荐做法利用内部的下拉(PD)特性将其悬空。这样芯片上电时这两个引脚会被识别为低电平0即PHYADDR40, PHYADDR30。您需要将这个固定的地址0b...00计入整个PHY地址规划中。确保稳定如果板卡环境噪声较大建议在引脚到地之间再并联一个外部下拉电阻如10kΩ以增强低电平的稳定性防止误触发。软件配置在系统初始化时通过MDIO接口配置CTC21108的相应寄存器启用串行LED控制器并设置好数据格式、闪烁模式等。4、SYNCE接口SYNCE0 (引脚 19) 与 SYNCE1 (引脚 20)功能同步以太网时钟输出。详细解释当 CTC21108 工作于 SyncE 模式时它会从接收到的数据流例如来自上游设备的特定端口中恢复出高精度、低抖动的时钟信号。这两个引脚SYNCE0 和 SYNCE1就是将这些恢复出来的时钟信号输出到外部电路的端口。芯片通常可以配置从不同的源如特定的 SerDes 接口或铜缆端口恢复时钟并通过 SYNCE0 和 SYNCE1 分别输出为系统内其他需要同步时钟的芯片如交换芯片、处理器、另一片 PHY 等提供时钟参考。引脚类型 O/PD表示这是输出引脚并且内部集成了下拉电阻。如果不连接其电平会被拉低。PHYADDR0 / SYNC_LOCK0 (引脚 72)和PHYADDR1 / SYNC_LOCK1 (引脚 73)功能这是多功能复用引脚。主功能 (PHYADDR0)作为硬件PHY地址配置位。在上电时通过外部上拉/下拉电阻设置其电平为芯片提供一个唯一的物理地址用于 MDIO 管理。复用功能 (SYNC_LOCK0)作为SyncE 的锁相状态指示。详细解释当芯片配置为使用 SyncE 功能并从指定源恢复 SYNCE0 的时钟时此引脚可被配置为SYNC_LOCK0​ 功能。此时它作为一个状态输出引脚当输出为高电平​ 时表示 SYNCE0 的时钟恢复电路已经成功锁定了输入参考时钟输出的时钟是稳定且可靠的。当输出为低电平​ 时表示时钟恢复电路处于失锁状态输出的时钟可能不稳定。这个信号非常有用可以连接到一个 LED 指示灯直观显示状态或者连接到处理器的 GPIO 引脚让软件可以监控时钟同步状态。5、MII管理接口引脚功能详解MDCManagement Data Clock引脚76功能由主控制器如CPU、交换芯片提供的时钟信号用于同步管理数据。其最大频率为12.5MHz。类型 IO/PD输入/输出内部有下拉电阻。这意味着如果主控制器不驱动此信号它会因内部下拉而保持低电平防止悬空导致的意外动作。MDIOManagement Data Input/Output引脚75功能双向数据信号。主控制器通过它在MDC时钟的上升沿发送命令写入​ 到PHY的寄存器或读取状态读取​ 从PHY的寄存器。类型 IO/PU输入/输出内部有上拉电阻。这是一个关键设计要点意味着MDIO总线是开漏Open Drain​ 的需要上拉电阻来确保高电平。如何设计电路确认主控端首先确定您的系统中哪个芯片通常是主CPU、FPGA或交换芯片作为MDIO总线的主控制器Master。找到其MDIO和MDC引脚。拓扑结构点对点单个PHY将主控制器的MDC、MDIO直接连接到CTC21108的对应引脚。多点总线多个PHY这是最常见的情况。将所有PHY芯片的MDC引脚并联连接到主控制器的MDC引脚将所有PHY芯片的MDIO引脚并联连接到主控制器的MDIO引脚。每个PHY通过其独立的硬件地址PHYADDR[4:0]被寻址。外部上拉电阻关键必须添加虽然MDIO引脚内部有上拉电阻PU但通常阻值较大例如数十kΩ驱动能力弱。在总线负载较重如挂载多个PHY、走线较长或高速接近12.5MHz时信号上升沿会变慢导致通信不稳定。操作方法在MDIO信号线上靠近主控制器端增加一个外部上拉电阻连接到与总线电压匹配的电源通常为3.3V或2.5V需查阅主控制器和PHY的I/O电压VDDIO。电阻典型值为1.5kΩ 到 4.7kΩ。对于MDC由于其是单向时钟输出从主到PHY且内部已下拉通常不需要外部上拉电阻。确保主控制器能正常驱动即可。串联电阻可选推荐在靠近主控制器的MDC和MDIO输出端可以串联一个小阻值的电阻如22Ω - 33Ω。作用阻尼信号反射匹配阻抗减小过冲并能在意外短路时提供一定保护。6、配置接口地址配置部分唯一性在同一MDIO管理总线下的所有PHY芯片包括多个CTC21108或其他PHY其5位硬件地址必须各不相同。稳定性在上电/复位期间这些引脚的电平必须稳定无毛刺以确保地址被正确锁存。利用内部电阻所有引脚类型都包含PD内部下拉。这意味着如果外部不做任何连接悬空芯片会将其识别为逻辑0。EN_PHY (引脚 70)功能整个芯片PHY部分的全局使能/禁用控制。电平逻辑拉高1所有端口正常上电工作。拉低0所有端口断电进入低功耗关断状态同时PHY的内部寄存器也会被设置为断电状态。关键特性LI/PU低电压输入内部集成上拉电阻(PU)。这意味着如果引脚悬空内部上拉会将其置为高电平使能状态。CHIP_MODE[2:0] (引脚 68, 67, 66)功能三位二进制编码输入用于选择芯片的端口工作模式。这决定了芯片的8个端口如何与上层的MAC/交换芯片连接通过哪种SerDes接口组合。编码模式如表所示3位编码CHIP_MODE2为最高位对应7种有效模式例如3‘b100/101QSGMII x2 Copper x8模式。这是最常用模式用两个QSGMII接口4对线管理全部8个电口。3’b010QSGMII x1 SGMII x1 Copper x5模式。3’b111QSGMII x1 Copper x3 Combo x1模式。关键特性LI/PU同EN_PHY内部均有上拉电阻。A. 针对 EN_PHY (引脚 70) 的设计方案一固定使能最常用如果您希望芯片上电即工作应将其固定拉高。连接方法在引脚与VDDIO如3.3V之间连接一个4.7kΩ上拉电阻。注意即使想利用内部上拉而悬空也强烈建议加此外部上拉以增强可靠性。方案二处理器GPIO控制如果您需要软件控制PHY的断电如深度节能可将其连接至处理器的GPIO。GPIO引脚连接至EN_PHY。必须在EN_PHY引脚与VDDIO之间连接一个4.7kΩ - 10kΩ的弱上拉电阻。这确保了在上电期间、GPIO尚未初始化输出为高之前芯片处于确定的高电平使能状态防止误关断。在软件初始化时先将此GPIO配置为输出高电平然后再进行其他操作。B. 针对 CHIP_MODE[2:0] (引脚 68, 67, 66) 的设计这些引脚必须通过硬件电阻固定电平以设置所需的工作模式。将您选定的模式如3‘b100转换为二进制位CHIP_MODE21,CHIP_MODE10,CHIP_MODE00。对于每一位如果该位为 1在引脚与VDDIO之间连接一个4.7kΩ上拉电阻。如果该位为 0在引脚与GND之间连接一个4.7kΩ下拉电阻。Chip Mode芯片工作模式Chip Mode指的是通过硬件引脚CHIP_MODE[2:0]设置的、决定芯片整体端口组织和上行接口类型的配置模式。作用它像一个“总开关”决定了芯片内部8个独立的PHY核心如何与外部MAC媒体访问控制层或交换芯片连接。具体来说它定义了哪些端口被启用、这些端口是作为标准的铜缆Copper接口还是组合Combo接口以及它们通过哪种高速串行接口如QSGMII或SGMII与上游芯片通信。设置方式如文档3.2.6 配置接口​ 章节中表3-6所示通过芯片的CHIP_MODE2、CHIP_MODE1、CHIP_MODE0三个引脚在上电或复位时的电平高或低组合来设置。例如3‘b100代表一种模式3’b010代表另一种模式。主要模式示例摘自文档4.1 应用模式QSGMII x2 Copper x88个端口全部作为标准电口并分成两组每组4个端口通过一个QSGMII接口上行。QSGMII x1 SGMII x1 Copper x55个端口为电口并通过一个QSGMII上行1个端口为电口并通过一个SGMII上行其余端口未使用或配置不同。SGMII x1 Combo x11个端口为Combo口可在电口和光口间切换通过一个SGMII接口上行。Copper铜缆接口Copper在此文档中专指基于双绞线如Cat.5e的以太网物理层接口即常见的RJ-45电口。技术标准它支持在双绞线上运行10BASE-T、100BASE-TX和1000BASE-T以太网协议。这是最常见的有线网络连接形式。在文档中的体现在描述芯片模式和端口时“Copper”用于区分另一种称为“Combo”的接口。一个“Combo”端口通常可以在“Copper”电口模式和“Fiber”光口如1000BASE-X模式之间通过硬件或软件选择一种使用。引脚对应每个“Copper”端口对应一组媒体介质相关接口引脚如P0MDIAP/N等如文档3.2.2​ 章节所述这些引脚需通过网络变压器连接到RJ-45接口。7、中断和复位INTERRUPT 引脚 78这是一个由PHY芯片发给主控制器CPU/FPGA/MCU的中断请求信号。功能解析输出类型 O/OD表示这是一个开漏输出引脚。芯片内部只能主动将其拉低而无法驱动为高电平。低电平有效当有中断事件如链路状态变化、自检完成、错误发生等时此引脚被芯片内部拉为低电平。必须上拉为了在无中断时让该引脚呈现确定的高电平并为芯片提供拉低电流的路径必须在外部连接一个上拉电阻到DVDDIO。电路设计上拉电阻在INTERRUPT引脚与DVDDIO电源请查阅手册确定其电压通常为3.3V或2.5V之间连接一个4.7kΩ的电阻。手册已明确给出此值。连接目标将此引脚连接至主控制器的一个GPIO输入引脚该GPIO应配置为中断输入模式并设置为下降沿触发或低电平触发。抗干扰可选但推荐在靠近PHY芯片的INTERRUPT引脚处放置一个几十pF的滤波电容如20pF到地以滤除可能的高频噪声毛刺。8、其他